xilinx vivado zynq pldma设计及应用source desing

2016-10-04 21:50 阅读 723 次 评论 0 条

接着上一日志的xilinx vivado zynq pldma设计及应用block design内容,为了方便在block design中设计的block ip进行修改后,能够自动更新HDL文件,选择重新设计顶层文件,命名为PL_DMA_TOP.v,并且设置为顶层文件。

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添加HP_DMA module的verilog文件,源代码照抄示例工程,建议自己手敲一遍,对axi hp的各个信号有个了解。在敲的过程中,可能出现笔误或理解错误,然后再根据综合后的错误提示进行修改,对verilog语法加深印象,也后后面PL DMA运行失败调试有的放失。

添加cross_clk module的verilog文件,方法同上。

添加bram模块,在“IP Catalog”中选择“Block Memory Generator”,右键选择“Customize IP”如下图所示

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出现下面的选择,选择customize IP,将IP作为RTL加入工程中。

clip_image006

不选择“Add IP to Block Design”是为了不重新生成zynq的顶层文件。

clip_image008

bram的配置如上图所示,将模块名改为“blk_mem_16KB”,与HP_DMA.v文件中调用的模块名一致。

clip_image010

生成BRAM的相关源文件。

说明一下,Avnet的例程中使用4路HP接口,以及GP等其它接口,为了简化设计,我这里只配置了一路HP接口,相当于对例程的一个理解及变通吧。

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