xilinx vivado zynq pldma设计及应用block design

2016-09-29 21:36 阅读 922 次 评论 0 条

这个设计是根据avnet的PL dma带宽测试程序修改过来的,只使用了其中的HP0一个PLDMA。分为两个部分进行设计,第一部分是关于vivado中的block design部分,就是通过ip进行设计。第二部分是PLDMA的源码部分。

首先定制zynq核,ddr与uart的配置省略,前面已经写过很多。

配置PL PS互连配置

clip_image002

配置PL IO的工作时钟,FCLK_CLK0对应AXI APB总线工作时钟50Mhz;FCLK_CLK1对应HP接口工作时钟150Mhz。

clip_image004

配置两个reset信号

clip_image006

配置PL到PS的中断

clip_image008

中断转换,将PS部分的中断信号转换后对外输出,需要使用concat ip。

clip_image012

设置concat的端口为1;

clip_image014

对应与DMA读与写中断信号各一个。

将“In0”、“S_AXI_HP0”端口,“Make External”

clip_image016

上图中的xlconcat_0实际为2个端口,截图时只配了一个端口。

增加AXi apb bridge ip,使用axi到apb接口的转换。

clip_image018

默认为3个Slave接口,设置为1个端口。

clip_image020

将APB_M接口“Make External”,然后在Address Editor中进行地址分配

clip_image022

clip_image024

默认为2个Master接口,改为1个。

clip_image026

对HP0接口的控制信号配置为固定电平。

clip_image028

设置constant的宽度的值为1,常量的值为0。

clip_image030

HP PL Signals描述

clip_image032

上面的严重警告信息,是因为没有增加“Process System Reset”IP,进行复位信号连接。

clip_image034

增加“Process System Reset”IP

clip_image010

在FCLK_CLK1右键选择“Create Port”,创建为时钟接口,如下图所示

clip_image036

然后将FCLK_CLK1连接到FCLK_CLK1 port上。

增加后的设计布局

clip_image038

版权声明:本文著作权归原作者所有,欢迎分享本文,谢谢支持!
转载请注明:xilinx vivado zynq pldma设计及应用block design | 起点博客
分类:应用笔记 标签:, , , ,

发表评论


表情