xilinx vivado zynq PLDMA设计guide

2016-10-22 16:35 阅读 1,391 次 评论 8 条

仿照avnet的例子将zynq axi PLDMA的设计做完了,将一个完整的工作分为了多个日志,如果只看其中几篇可以有些雨里雾里,这里将自己的理解说一下,也做一个汇总向导。

首先带宽问题,avnet的例程就是为了测试接口的带宽,AXI HP接口是高速接口,在PL配置150MHz时,64bit传输其理论速度达到1200MB/s,时间测试达到1100MB/s没有问题。而PLDMA只是相对于PS来说,整个输出传输的过程PS没有参与,由PL中的逻辑进行,符合DMA的定义,其实并没有使用PS中的dma控制器,也并不是因为DMA而使速度达到1100MB/s,而是HP接口本身就支持这么高的速度。经常看到提到使用高速的PL、PS传输好多同学说需要使用PLDMA,感觉还是有些不准确的,应该是需要使用AXI HP接口,将PS端的接口作成DMA的形式。

我的设计只使用AXI HP0完成读与写操作,分为了下面下面几个部分,按顺序看就可以了

1、 xilinx vivado zynq pldma设计及应用block design,在viavado模块设计中实现基本的时钟、复位、中断等设计;

2、xilinx vivado zynq pldma APB控制线调试,由于APB Bridge模块升级,增加了改模块的时钟、复位信号的连接设计;

3、xilinx vivado zynq pldma设计及应用source desing,AXI HP接口与bram数据搬移及中断产生verilog代码。

重点在PL部分,PS部分代码根据例程修改一些就可以了,没有在日志中写。

由于理解错误与手动敲代码出现了一些问题,通过调试解决了,感觉兴趣的同学可以看一下

xilinx vivado zynq pldma PL部分ILA调试

xilinx vivado zynq PLDMA时序冲突解决

最后附上avnet的例程地址https://yunpan.cn/cvvkexQEnaVf8 (提取码:d423)

链接: http://pan.baidu.com/s/1o89aK8U 密码: 4qx1

我修改的PLDMA工程地址https://yunpan.cn/cvvknD3V3mMTN (提取码:ea8c)

链接: http://pan.baidu.com/s/1eR19qwy 密码: xihv

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  1. themebetter
    themebetter 【农民】

    总结很不错。

  2. will
    will【站长】

    整理一下,也方便自己查看

  3. 木头人
    木头人 【农民】

    实用~~~~

  4. will
    will【站长】

    得用好cache

  5. 小姜
    小姜 【农民】

    请问下,工程所存的360网盘已经被封了,能不能重新分享下

  6. will
    will【站长】

    一直也想更新的,好像没人看就放下了,更新了百度盘

  7. 小姜
    小姜 【农民】

    多谢will

  8. will
    will【站长】

    欢迎常来